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廣東省智能科學(xué)與技術(shù)研究院類腦計(jì)算系統(tǒng)研究組一直致力于類腦專用處理架構(gòu)、芯片及系統(tǒng)的研究，近期在解決硬件資源受限的邊緣端神經(jīng)網(wǎng)絡(luò)處理上取得了新的突破，于2023年10月2日在集成電路與系統(tǒng)領(lǐng)域Top期刊IEEE Transactions on Circuits and Systems I: Regular Papers上發(fā)表了題為“ASLog: An Area-Efficient CNN Accelerator for Per-Channel Logarithmic Post-Training Quantization”的學(xué)術(shù)文章。文章針對(duì)神經(jīng)網(wǎng)絡(luò)算法在資源有限的物聯(lián)網(wǎng)邊緣設(shè)備上應(yīng)用受限的問(wèn)題，通過(guò)對(duì)神經(jīng)網(wǎng)絡(luò)模型和專用硬件的協(xié)同優(yōu)化，提升了邊緣端神經(jīng)網(wǎng)絡(luò)處理的存儲(chǔ)和計(jì)算效率。

得益于算法的精簡(jiǎn)優(yōu)化和神經(jīng)網(wǎng)絡(luò)專用加速器的發(fā)展，以深度學(xué)習(xí)為代表的人工智能應(yīng)用正逐步從云端向終端遷移，智能計(jì)算將更加貼近數(shù)據(jù)的源頭，物聯(lián)網(wǎng)設(shè)備可就近提供邊緣智能服務(wù)，滿足行業(yè)數(shù)字化在敏捷連接、實(shí)時(shí)業(yè)務(wù)、數(shù)據(jù)優(yōu)化、應(yīng)用智能、安全與隱私保護(hù)等方面的關(guān)鍵需求。面向計(jì)算密集型和存儲(chǔ)密集型的神經(jīng)網(wǎng)絡(luò)處理任務(wù)，相關(guān)專用加速器芯片的設(shè)計(jì)仍面臨著挑戰(zhàn)：一方面，神經(jīng)網(wǎng)絡(luò)算法要存儲(chǔ)的數(shù)據(jù)量和處理的計(jì)算量遠(yuǎn)遠(yuǎn)大于其他常見(jiàn)的邊緣端應(yīng)用，使得馮·諾伊曼瓶頸問(wèn)題在此應(yīng)用場(chǎng)景中愈發(fā)嚴(yán)重；另一方面，邊緣計(jì)算對(duì)硬件的成本、面積和功耗有著極為苛刻的要求，因而需在保證足夠的性能前提下，盡量減小邊緣神經(jīng)網(wǎng)絡(luò)加速器芯片的片上存儲(chǔ)空間以降低芯片的面積、功耗和成本。

面向資源受限下的邊緣端神經(jīng)網(wǎng)絡(luò)智能處理，本論文通過(guò)神經(jīng)網(wǎng)絡(luò)模型后訓(xùn)練量化（Post-Training Quantization， PTQ）算法與領(lǐng)域?qū)Ｓ眯酒膮f(xié)同優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)了高能效、高存儲(chǔ)效率、低功耗的專用神經(jīng)網(wǎng)絡(luò)加速器芯片。在算法層面，本論文設(shè)計(jì)實(shí)現(xiàn)了一種逐通道的后訓(xùn)練對(duì)數(shù)量化算法，不依賴原始數(shù)據(jù)集，不需要重訓(xùn)練或是微調(diào)操作，就能夠以<2.5%的模型準(zhǔn)確率損失實(shí)現(xiàn)>8倍的模型壓縮效果，首次將后訓(xùn)練對(duì)數(shù)量化的極限優(yōu)化至4-bit的數(shù)據(jù)精度。在硬件層面，本論文在類脈動(dòng)陣列架構(gòu)基礎(chǔ)上，實(shí)現(xiàn)了在無(wú)乘法器基本運(yùn)算單元、偏移修正計(jì)算單元、逐通道量化友好的數(shù)據(jù)流設(shè)計(jì)、多層級(jí)緩存結(jié)構(gòu)、可重構(gòu)專用計(jì)算單元陣列這五個(gè)層面上的細(xì)粒度優(yōu)化。在UMC 40nm工藝下，該加速器芯片能夠達(dá)到336.3 GOPS/mm2的面積效率（Area Efficiency），12.2 TOPS/W的能量效率（Power Efficiency），以及>500 Ops/Byte的算術(shù)運(yùn)算強(qiáng)度（Operational Intensity）。